台积电、三星、英特尔等晶片大厂近期积极布局晶背供电网路（BSPDN），并宣布将导入逻辑晶片的开发蓝图，像三星计划将BSPDN 技术用于2 纳米晶片，该公司近日也于日本VLSI 研讨会上公布BSPDN 研究结果。
根据比利时微电子研究中心（imec）的说法，BSPDN 目标是减缓逻辑晶片正面在后段制程面临的拥塞问题，透过设计技术协同优化（DTCO），在标准单元实现更有效率的导线设计，协助缩小逻辑标准单元的尺寸。
换言之，BSPDN 可解释成小晶片设计演变，原本将逻辑电路和记忆体模组整合的现有方案，改成正面具备逻辑运算功能，背面供电或讯号传递。
一般而言，透过晶圆正面供电的方法虽能完成任务，却会使功率密度下降、性能受损，不过新的BSPDN 方法还没被代工厂采用。
三星称跟传统方法相比，BSPDN 可将面积减少14.8%，晶片能拥有更多空间，公司可增加更多电晶体，提高整体性能；线长也减少9.2%，有助降低电阻、使更多电流通过，从而降低功耗，改善功率传输状况。
▲ 三星分享BSPDN 研究成果。（Source：三星）
今年6 月，英特尔也举办BSPDN 相关的发布会，并将其命名为「PowerVia」。Team Blue 计划在英特尔20A 制程中采用这方法，使得晶片利用率有望达到90%。
英特尔认为，PowerVia 将解决矽架构中的互连瓶颈，透过晶圆背面提电来实现连续传输；该公司预计在2024 年推出的Arrow Lake CPU 中采用这种新方法。
另有市场消息称，台积电如期2025 年上线2 纳米制程，2025 年下半年在新竹市宝山鄕量产，计划2026 年推出N2P 制程，这个制程将采用BSPDN 技术。
原创文章，作者：小科同学，如若转载，请注明出处：https://www.kejixun.com/article/575639.html
